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• 005 20190508134300.0

• 010 __ |a 978-7-121-34898-3 |d CNY99.00

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• 102 __ |a CN |b 110000

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• 106 __ |a r

• 200 1_ |a 基于Quartus Prime的数字系统Verilog HDL设计实例详解 |A ji yuQuartus Primede shu zi xi tongVerilog HDLshe ji shi li xiang jie |f 周润景, 李志, 张玉光编著

• 205 __ |a 第3版

• 210 __ |a 北京 |c 电子工业出版社 |d 2018

• 215 __ |a 460页 |c 图 |d 26cm

• 225 2_ |a EDA应用技术 |A EDAying yong ji shu

• 330 __ |a 本书以语法与实例结合的方式来讲解可编程逻辑器件的设计方法，软件开发平台为Altera公司的QuartusPrime16.1FPGA/CPLD设计软件。本书由浅入深地介绍了利用QuartusPrime进行数字系统开发的设计流程、设计思想和设计技巧。书中的例子非常丰富，既有简单的数字逻辑电路实例，也有复杂的数字系统设计实例。

• 333 __ |a 从事数字系统设计的工程技术人员，高校相关专业的EDA技术开发、课程设计、毕业设计和电子设计竞赛参考。

• 410 _0 |1 2001 |a EDA应用技术

• 606 0_ |a VHDL语言 |A VHDLyu yan |x 程序设计

• 690 __ |a TP301.2 |v 5

• 701 _0 |a 周润景 |A zhou run jing |4 编著

• 701 _0 |a 李志 |A li zhi |4 编著

• 701 _0 |a 张玉光 |A zhang yu guang |4 编著

• 801 _0 |a CN |b 江苏新华 |c 20180516

• 801 _2 |a CN |b Wuxilib |c 20190508

• 905 __ |a Wuxilib |d TP301.2/10