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• 106 __ |a r

• 200 1_ |a ASIC设计与综合 |A ASIC she ji yu zong he |e 使用Verilog进行RTL设计 |f (印) 瓦伊巴夫·塔拉特著 |g 孙健, 魏东译

• 210 __ |a 北京 |c 科学出版社 |d 2024.06

• 215 __ |a xi, 270页 |c 图 |d 26cm

• 225 2_ |a 数字IC设计工程师丛书 |A shu zi IC she ji gong cheng shi cong shu

• 312 __ |a 英文原文题名取自于书内

• 330 __ |a 本书共二十章，内容包括：ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。

• 333 __ |a 适合数字IC设计工程师阅读，也可作为高等院校微电子、自动化、电子信息等相关专业师生的参考用书

• 410 _0 |1 2001 |a 数字IC设计工程师丛书

• 500 10 |a ASIC design and synthesis : RTL design using Verilog |m Chinese

• 517 1_ |a 使用Verilog进行RTL设计 |A shi yong Verilog jin xing RTL she ji

• 606 0_ |a 集成电路 |A ji cheng dian lu |x 电路设计

• 690 __ |a TN402 |v 5

• 701 _1 |a 塔拉特 |A ta la te |g (Taraate, Vaibbhav) |4 著

• 702 _0 |a 孙健 |A sun jian |4 译

• 702 _0 |a 魏东 |A wei dong |4 译

• 801 _0 |a CN |b 江苏新华 |c 20240702

• 801 _2 |a CN |b Wuxilib |c 20250314

• 905 __ |a Wuxilib |d TN402/57